Một lời giải thích đầy đủ về quy trình sản xuất chip (2/2): Từ wafer đến bao bì và thử nghiệm

Việc sản xuất từng sản phẩm bán dẫn đòi hỏi hàng trăm quy trình và toàn bộ quy trình sản xuất được chia thành tám bước:Xử lý wafer - quá trình oxy hóa - Photolithography - khắc - lắng đọng màng mỏng - kết nối - thử nghiệm - bao bì.

---

Bước 5: Lấy phim mỏng

Để tạo ra các thiết bị vi mô bên trong chip, chúng ta cần liên tục gửi các lớp màng mỏng và loại bỏ các bộ phận dư thừa bằng cách khắc, đồng thời thêm một số vật liệu để tách các thiết bị khác nhau. Mỗi bóng bán dẫn hoặc ô bộ nhớ được xây dựng từng bước trong quá trình trên. "Phim mỏng" mà chúng ta đang nói ở đây đề cập đến một "màng" với độ dày dưới 1 micron (μM, một phần triệu mét) không thể được sản xuất bằng các phương pháp xử lý cơ học thông thường. Quá trình đặt một màng chứa các đơn vị phân tử hoặc nguyên tử cần thiết trên wafer là "sự lắng đọng".

Để tạo thành cấu trúc bán dẫn nhiều lớp, trước tiên chúng ta cần tạo một ngăn xếp thiết bị, nghĩa là xếp nhiều lớp màng kim loại mỏng (dẫn điện) và màng điện môi (cách điện) trên bề mặt của wafer, sau đó loại bỏ các phần dư thừa thông qua các quá trình khắc lặp lại để tạo thành cấu trúc ba chiều. Các kỹ thuật có thể được sử dụng cho các quá trình lắng đọng bao gồm lắng đọng hơi hóa học (CVD), lắng đọng lớp nguyên tử (ALD) và lắng đọng hơi vật lý (PVD) và các phương pháp sử dụng các kỹ thuật này có thể được chia thành lắng đọng khô và ướt.

Lắng đọng hơi hóa học (CVD)

Trong sự lắng đọng hơi hóa học, các khí tiền chất phản ứng trong một buồng phản ứng để tạo thành một màng mỏng được gắn vào bề mặt của wafer và các sản phẩm phụ được bơm ra khỏi buồng. Sự lắng đọng hơi hóa học tăng cường huyết tương sử dụng plasma để tạo ra các khí phản ứng. Phương pháp này làm giảm nhiệt độ phản ứng, làm cho nó lý tưởng cho các cấu trúc nhạy cảm với nhiệt độ. Sử dụng huyết tương cũng có thể làm giảm số lượng các lắng đọng, thường dẫn đến các màng chất lượng cao hơn.

Lắng đọng lớp nguyên tử (ALD)

Sự lắng đọng lớp nguyên tử tạo thành màng mỏng bằng cách chỉ đặt một vài lớp nguyên tử tại một thời điểm. Chìa khóa của phương pháp này là chu kỳ các bước độc lập được thực hiện theo một thứ tự nhất định và duy trì quyền kiểm soát tốt. Lớp phủ bề mặt wafer với tiền chất là bước đầu tiên, và sau đó các loại khí khác nhau được đưa ra để phản ứng với tiền chất để tạo thành chất mong muốn trên bề mặt wafer.

Lắng đọng hơi vật lý (PVD)

Như tên gọi, sự lắng đọng hơi vật lý đề cập đến sự hình thành các màng mỏng bằng các phương tiện vật lý. Nghiêng là một phương pháp lắng đọng hơi vật lý sử dụng plasma argon để phun các nguyên tử từ mục tiêu và đặt chúng trên bề mặt của một chiếc wafer để tạo thành một màng mỏng. Trong một số trường hợp, màng ký gửi có thể được xử lý và cải thiện thông qua các kỹ thuật như xử lý nhiệt cực tím (UVTP).

Bước 6: Kết nối

Độ dẫn điện của chất bán dẫn là giữa các dây dẫn và không dẫn điện (tức là chất cách điện), cho phép chúng ta kiểm soát hoàn toàn dòng điện. Các quy trình khắc, khắc và lắng đọng dựa trên wafer có thể xây dựng các thành phần như bóng bán dẫn, nhưng chúng cần được kết nối để cho phép truyền và thu điện và tín hiệu.

Kim loại được sử dụng để kết nối mạch vì độ dẫn của chúng. Kim loại được sử dụng cho chất bán dẫn cần đáp ứng các điều kiện sau:

· Điện trở suất thấp: Vì các mạch kim loại cần phải vượt qua dòng điện, các kim loại trong chúng nên có điện trở thấp.

· Tính ổn định nhiệt: Các tính chất của vật liệu kim loại phải không thay đổi trong quá trình kết nối kim loại.

· Độ tin cậy cao: Khi công nghệ mạch tích hợp phát triển, ngay cả một lượng nhỏ vật liệu kết nối kim loại phải có độ bền đủ.

· Chi phí sản xuất: Ngay cả khi ba điều kiện đầu tiên được đáp ứng, chi phí vật liệu quá cao để đáp ứng nhu cầu sản xuất hàng loạt.

Quá trình kết nối chủ yếu sử dụng hai vật liệu, nhôm và đồng.

Quá trình kết nối nhôm

Quá trình kết nối bằng nhôm bắt đầu bằng sự lắng đọng nhôm, ứng dụng quang học, tiếp xúc và phát triển, sau đó khắc để loại bỏ có chọn lọc bất kỳ nhôm và chất quang học dư thừa trước khi bước vào quá trình oxy hóa. Sau khi các bước trên được hoàn thành, quá trình quang khắc, khắc và lắng đọng được lặp lại cho đến khi kết nối kết nối hoàn thành.

Ngoài độ dẫn tuyệt vời của nó, nhôm cũng dễ dàng quang học, khắc và gửi. Ngoài ra, nó có chi phí thấp và độ bám dính tốt với màng oxit. Nhược điểm của nó là nó dễ bị ăn mòn và có điểm nóng chảy thấp. Ngoài ra, để ngăn chặn nhôm phản ứng với silicon và gây ra các vấn đề về kết nối, tiền gửi kim loại cần được thêm vào để tách nhôm khỏi wafer. Khoản tiền gửi này được gọi là "kim loại rào cản".

Mạch nhôm được hình thành bởi sự lắng đọng. Sau khi wafer đi vào buồng chân không, một màng mỏng được hình thành bởi các hạt nhôm sẽ tuân thủ wafer. Quá trình này được gọi là "lắng đọng hơi (VD)", bao gồm lắng đọng hơi hóa học và lắng đọng hơi vật lý.

Quá trình kết nối đồng

Khi các quá trình bán dẫn trở nên tinh vi hơn và kích thước thiết bị co lại, tốc độ kết nối và tính chất điện của mạch nhôm không còn đủ, và các dây dẫn mới đáp ứng cả kích thước và yêu cầu chi phí. Lý do đầu tiên đồng có thể thay thế nhôm là nó có điện trở thấp hơn, cho phép tốc độ kết nối thiết bị nhanh hơn. Đồng cũng đáng tin cậy hơn vì nó có khả năng chịu được điện từ, chuyển động của các ion kim loại khi dòng điện chảy qua kim loại, so với nhôm.

Tuy nhiên, đồng không dễ dàng tạo thành các hợp chất, gây khó khăn cho việc bốc hơi và loại bỏ khỏi bề mặt của một wafer. Để giải quyết vấn đề này, thay vì khắc đồng, chúng tôi gửi và khắc vật liệu điện môi, tạo thành các mẫu đường kim loại bao gồm các rãnh và vias khi cần thiết, sau đó lấp đầy các "mẫu" đã nói ở trên với đồng để đạt được kết nối, một quá trình gọi là "damascene".

Khi các nguyên tử đồng tiếp tục khuếch tán vào điện môi, lớp cách nhiệt của sau này giảm và tạo ra một lớp rào cản ngăn chặn các nguyên tử đồng khỏi sự khuếch tán hơn nữa. Một lớp hạt đồng mỏng sau đó được hình thành trên lớp hàng rào. Bước này cho phép mạ điện, đó là sự lấp đầy các mẫu tỷ lệ khung hình cao với đồng. Sau khi lấp đầy, đồng dư thừa có thể được loại bỏ bằng cách đánh bóng cơ học hóa học kim loại (CMP). Sau khi hoàn thành, một màng oxit có thể được lắng đọng, và màng dư thừa có thể được loại bỏ bằng phương pháp quang khắc và các quá trình khắc. Quá trình trên cần được lặp lại cho đến khi kết nối đồng được hoàn thành.

Từ so sánh ở trên, có thể thấy rằng sự khác biệt giữa kết nối đồng và kết nối nhôm là đồng dư thừa được loại bỏ bằng CMP kim loại chứ không phải khắc.

Bước 7: Kiểm tra

Mục tiêu chính của thử nghiệm là xác minh xem chất lượng của chip bán dẫn có đáp ứng một tiêu chuẩn nhất định hay không, để loại bỏ các sản phẩm bị lỗi và cải thiện độ tin cậy của chip. Ngoài ra, các sản phẩm bị lỗi được thử nghiệm sẽ không vào bước đóng gói, giúp tiết kiệm chi phí và thời gian. Sắp xếp chết điện tử (EDS) là một phương pháp thử nghiệm cho wafer.

EDS là một quá trình xác minh các đặc tính điện của từng chip ở trạng thái wafer và do đó cải thiện năng suất bán dẫn. EDS có thể được chia thành năm bước, như sau:

01 Giám sát tham số điện (EPM)

EPM là bước đầu tiên trong thử nghiệm chip bán dẫn. Bước này sẽ kiểm tra từng thiết bị (bao gồm bóng bán dẫn, tụ điện và điốt) cần thiết cho các mạch tích hợp bán dẫn để đảm bảo rằng các thông số điện của chúng đáp ứng các tiêu chuẩn. Chức năng chính của EPM là cung cấp dữ liệu đặc tính điện đo được, sẽ được sử dụng để cải thiện hiệu quả của các quy trình sản xuất bán dẫn và hiệu suất sản phẩm (không phát hiện các sản phẩm bị lỗi).

02 Bài kiểm tra lão hóa wafer

Tỷ lệ khiếm khuyết bán dẫn đến từ hai khía cạnh, cụ thể là tỷ lệ khiếm khuyết sản xuất (cao hơn trong giai đoạn đầu) và tỷ lệ khuyết tật trong toàn bộ vòng đời. Thử nghiệm lão hóa wafer đề cập đến việc thử nghiệm wafer dưới một nhiệt độ nhất định và điện áp AC/DC để tìm ra các sản phẩm có thể có khiếm khuyết trong giai đoạn đầu, nghĩa là cải thiện độ tin cậy của sản phẩm cuối cùng bằng cách khám phá các khiếm khuyết tiềm năng.

03 Phát hiện

Sau khi hoàn thành thử nghiệm lão hóa, chip bán dẫn cần được kết nối với thiết bị thử nghiệm bằng thẻ thăm dò, và sau đó các thử nghiệm nhiệt độ, tốc độ và chuyển động có thể được thực hiện trên wafer để xác minh các chức năng bán dẫn có liên quan. Vui lòng xem bảng để biết mô tả các bước kiểm tra cụ thể.

04 Sửa chữa

Sửa chữa là bước thử nghiệm quan trọng nhất vì một số chip bị lỗi có thể được sửa chữa bằng cách thay thế các thành phần có vấn đề.

05 chấm

Các chip đã thất bại trong thử nghiệm điện đã được sắp xếp trong các bước trước, nhưng chúng vẫn cần được đánh dấu để phân biệt chúng. Trước đây, chúng tôi cần đánh dấu các chip bị lỗi bằng mực đặc biệt để đảm bảo rằng chúng có thể được xác định bằng mắt thường, nhưng bây giờ hệ thống sẽ tự động sắp xếp chúng theo giá trị dữ liệu thử nghiệm.

Bước 8: Bao bì

Sau một số quy trình trước đó, wafer sẽ tạo thành các chip vuông có kích thước bằng nhau (còn được gọi là "chip đơn"). Điều tiếp theo cần làm là có được chip cá nhân bằng cách cắt. Các chip mới cắt rất dễ vỡ và không thể trao đổi tín hiệu điện, vì vậy chúng cần được xử lý riêng. Quá trình này là bao bì, bao gồm tạo thành một vỏ bảo vệ bên ngoài chip bán dẫn và cho phép chúng trao đổi tín hiệu điện với bên ngoài. Toàn bộ quá trình bao bì được chia thành năm bước, cụ thể là cưa wafer, đính kèm chip đơn, kết nối, đúc và thử nghiệm bao bì.

01 cưa wafer

Để cắt vô số chip được sắp xếp dày đặc từ wafer, trước tiên chúng ta phải cẩn thận "mài" mặt sau của wafer cho đến khi độ dày của nó đáp ứng nhu cầu của quá trình đóng gói. Sau khi mài, chúng ta có thể cắt dọc theo đường ghi trên wafer cho đến khi chip bán dẫn được tách ra.

Có ba loại công nghệ cưa wafer: cắt lưỡi, cắt laser và cắt huyết tương. Giảm dần lưỡi là việc sử dụng lưỡi kim cương để cắt wafer, dễ bị nhiệt và mảnh vụn ma sát và do đó làm hỏng wafer. Đập laser có độ chính xác cao hơn và có thể dễ dàng xử lý các tấm wafer với độ dày mỏng hoặc khoảng cách dòng người ghi chép nhỏ. Đêm chiết plasma sử dụng nguyên tắc khắc plasma, vì vậy công nghệ này cũng được áp dụng ngay cả khi khoảng cách dòng người ghi chép là rất nhỏ.

02 tệp đính kèm wafer đơn

Sau khi tất cả các chip được tách ra khỏi wafer, chúng ta cần gắn các chip riêng lẻ (wafer đơn) vào chất nền (khung chì). Chức năng của chất nền là để bảo vệ các chip bán dẫn và cho phép chúng trao đổi tín hiệu điện bằng các mạch bên ngoài. Chất kết dính băng chất lỏng hoặc rắn có thể được sử dụng để gắn chip.

03 Kết nối

Sau khi gắn chip vào chất nền, chúng ta cũng cần kết nối các điểm tiếp xúc của cả hai để đạt được trao đổi tín hiệu điện. Có hai phương pháp kết nối có thể được sử dụng trong bước này: liên kết dây bằng cách sử dụng dây kim loại mỏng và liên kết chip lật bằng các khối vàng hình cầu hoặc khối thiếc. Liên kết dây là một phương pháp truyền thống và công nghệ liên kết chip lật có thể tăng tốc sản xuất chất bán dẫn.

04 đúc

Sau khi hoàn thành kết nối của chip bán dẫn, cần có quy trình đúc để thêm một gói vào bên ngoài chip để bảo vệ mạch tích hợp bán dẫn khỏi các điều kiện bên ngoài như nhiệt độ và độ ẩm. Sau khi khuôn gói được thực hiện khi cần thiết, chúng ta cần đặt chip bán dẫn và hợp chất đúc epoxy (EMC) vào khuôn và niêm phong nó. Chip niêm phong là hình thức cuối cùng.

05 Kiểm tra bao bì

Các chip đã có hình thức cuối cùng của họ cũng phải vượt qua bài kiểm tra khiếm khuyết cuối cùng. Tất cả các chip bán dẫn đã hoàn thành bước vào thử nghiệm cuối cùng là chip bán dẫn đã hoàn thành. Chúng sẽ được đặt trong thiết bị thử nghiệm và đặt các điều kiện khác nhau như điện áp, nhiệt độ và độ ẩm cho các thử nghiệm điện, chức năng và tốc độ. Kết quả của các thử nghiệm này có thể được sử dụng để tìm những khiếm khuyết và cải thiện chất lượng sản phẩm và hiệu quả sản xuất.

Sự phát triển của công nghệ đóng gói

Khi kích thước chip giảm và yêu cầu hiệu suất tăng, bao bì đã trải qua nhiều đổi mới công nghệ trong vài năm qua. Một số công nghệ và giải pháp đóng gói định hướng trong tương lai bao gồm việc sử dụng sự lắng đọng cho các quy trình back-end truyền thống như bao bì cấp wafer (WLP), quy trình va chạm và công nghệ phân phối lại (RDL), cũng như công nghệ khắc và làm sạch để sản xuất hạt nhân.

Bao bì nâng cao là gì?

Bao bì truyền thống yêu cầu mỗi chip phải được cắt ra khỏi wafer và đặt trong khuôn. Bao bì cấp wafer (WLP) là một loại công nghệ đóng gói tiên tiến, đề cập đến việc đóng gói trực tiếp chip vẫn còn trên wafer. Quá trình WLP là đóng gói và kiểm tra trước, sau đó tách tất cả các chip được hình thành khỏi wafer cùng một lúc. So với bao bì truyền thống, lợi thế của WLP là chi phí sản xuất thấp hơn.

Bao bì nâng cao có thể được chia thành bao bì 2D, bao bì 2.5D và bao bì 3D.

Bao bì 2D nhỏ hơn

Như đã đề cập trước đó, mục đích chính của quy trình bao gồm bao gồm gửi tín hiệu của chip bán dẫn ra bên ngoài và các va chạm được hình thành trên wafer là các điểm tiếp xúc để gửi tín hiệu đầu vào/đầu ra. Những va chạm này được chia thành quạt và quạt. Hình dạng người hâm mộ trước đây nằm trong chip, và hình người hâm mộ sau nằm ngoài phạm vi chip. Chúng tôi gọi tín hiệu đầu vào/đầu ra I/O (đầu vào/đầu ra) và số lượng đầu vào/đầu ra được gọi là đếm I/O. Số lượng I/O là một cơ sở quan trọng để xác định phương thức đóng gói. Nếu số I/O thấp, bao bì quạt được sử dụng. Vì kích thước chip không thay đổi nhiều sau khi đóng gói, quá trình này còn được gọi là bao bì quy mô chip (CSP) hoặc bao bì quy mô chip cấp wafer (WLCSP). Nếu số I/O cao, bao bì quạt thường được sử dụng và các lớp phân phối lại (RDL) được yêu cầu ngoài các va chạm để cho phép định tuyến tín hiệu. Đây là "Bao bì cấp độ wafer của người hâm mộ (Fowlp)."

Bao bì 2.5D

Công nghệ đóng gói 2.5D có thể đặt hai hoặc nhiều loại chip vào một gói trong khi cho phép các tín hiệu được định tuyến theo sau, có thể tăng kích thước và hiệu suất của gói. Phương pháp bao bì 2.5D được sử dụng rộng rãi nhất là đặt bộ nhớ và chip logic vào một gói thông qua bộ giao thông silicon. Bao bì 2.5D đòi hỏi các công nghệ cốt lõi như vias xuyên suốt (TSV), va chạm micro và RDL pitch mịn.

Bao bì 3D

Công nghệ đóng gói 3D có thể đặt hai hoặc nhiều loại chip vào một gói trong khi cho phép tín hiệu được định tuyến theo chiều dọc. Công nghệ này phù hợp cho các chip bán dẫn số I/O nhỏ hơn và cao hơn. TSV có thể được sử dụng cho các chip có số lượng I/O cao và liên kết dây có thể được sử dụng cho các chip có số lượng I/O thấp và cuối cùng tạo thành một hệ thống tín hiệu trong đó các chip được sắp xếp theo chiều dọc. Các công nghệ cốt lõi cần thiết cho bao bì 3D bao gồm TSV và công nghệ vi mô.

Cho đến nay, tám bước sản xuất sản phẩm bán dẫn "Xử lý wafer - oxy hóa - quang học - khắc - lắng đọng màng mỏng - kết nối - thử nghiệm - bao bì" đã được giới thiệu đầy đủ. Từ "cát" đến "chip", công nghệ bán dẫn đang thực hiện một phiên bản thực sự của "biến đá thành vàng".

---

Vetek S bán dẫn là nhà sản xuất chuyên nghiệp của Trung QuốcLớp phủ cacbua tantalum, Lớp phủ cacbua silicon, Than chì đặc biệt, Gốm silicon cacbuaVàGốm sứ bán dẫn khác. Bán dẫn Vetek cam kết cung cấp các giải pháp tiên tiến cho các sản phẩm SiC Wafer khác nhau cho ngành công nghiệp bán dẫn.

Nếu bạn quan tâm đến các sản phẩm trên, xin vui lòng liên hệ trực tiếp với chúng tôi.  

Mob: +86-180 6922 0752

WhatsApp: +86 180 6922 0752

Email: anny@veteksemi.com